模拟细胞挑战
从N7到N5再到N3，模拟设计规则的数量急剧增加，需要考虑更多的布局效果。 模拟装置的高度往往不规则，因此没有像标准装置那样的基台。 附近晶体管的放置会影响相邻晶体管的性能，需要更多时间进行验证。
台积电从 N5 节点开始的模拟单元方法是使用具有固定单元高度的布局、支持单元形成阵列的底座、重复使用 Metal 0 及以下版本的预绘制布局，并且经过硅验证。 模拟单元的 PDK 内部是有源单元，加上所有其他参数：CMOS、保护环、CMOS 抽头、变容二极管等。
模拟单元现在使用固定高度，放置在轨道中，您可以在其中使用基台，甚至自定义过渡、水龙头和防护区域。 模拟单元的所有可能组合都经过彻底的预先验证。
模拟单元
通过这种模拟电池方法，可以实现均匀的氧化物扩散（OD）和多晶硅（PO），从而提高硅产量。
模拟单元布局
模拟单元布局自动化
通过限制模拟单元内的模拟晶体管使用更规则的图案，可以更轻松地使用布局自动化，例如：使用模板的自动布局、具有电气感知宽度和空间的自动布线以及添加备用晶体管以支持设计过程。 稍后出现的任何 ECO。
模拟单元的总体布局
当在节点之间迁移时，示意性拓扑被重用，而每个设备的宽度和长度确实发生变化。 APR 的设置根据设备中的每个模拟组件进行调整。 对电流和寄生匹配等模拟指标的 APR 限制使该过程更加智能。 为了支持 ECO 工艺，具有自动备用晶体管插入功能。 自 2021 年以来，Cadence 和 Synopsys 一直与 TSMC 合作，以实现这种改进的模拟自动化方法。
将模拟电路迁移到新的工艺节点需要一系列器件映射、电路优化、布局重用、模拟APR、EM和IR修复以及布局后仿真。 在映射过程中，使用 Id 饱和方法，根据设备的上下文自动识别设备。
伪布局后仿真可以使用估计值和一些完全提取的值来缩短分析循环。 Cadence 和 Synopsys 对 IC 布局工具的增强功能现在支持原理图迁移、电路优化和布局迁移步骤。
使用自动化步骤和模板方法将 VCO 布局从 N4 迁移到 N3E 节点，重用差分对和电流镜器件的放置和方向。 将新的自动化迁移方法与手动方法进行比较，手动迁移需要 50 天，而自动化只需要 20 天，生产力提高了 2.5 倍。 早期的 EM、IR 和寄生 RC 检测是提高生产率的基础。
N4 至 N3E VCO 布局迁移
Ring VCO 还使用 Pcell 进行从 N40 到 N22 节点的手动和自动迁移。 通过使用自动化流程，生产率提高了 2 倍。Pcell 有更多限制，因此生产率提高相对较小。
总结
TSMC 通过与 Cadence 和 Synopsys 等 EDA 供应商合作修改其工具、使用固定高度模拟单元以实现更多布局自动化以及采用与数字流程类似的策略，解决了模拟单元迁移的挑战。 两个迁移示例表明，当使用较小的节点时，例如N5到N3，生产力提升可达2.5倍。 即使对于像 N40 这样的成熟节点，使用 Pcell 也有望将生产率提高 2 倍。
原来的
